Corso di laurea magistrale in Fisica

• Introduzione al corso. Richiami sui sistemi elettronici digitali: sistemi sincroni e asincroni, classificazione dei circuiti digitali (combinatori vs. sequenziali). Introduzione alla progettazione di sistemi digitali moderna mediante utilizzo di Hardware Description Languages (HDL). VHDL vs. Verilog HDL. Panoramica dei simulatori digitali disponibili.
  
  
• Ripasso sull'utilizzo del terminale e dei comandi Linux fondamentali. Utilizzo del repository Git per il corso. Introduzione alla sintassi del linguaggio Verilog: commenti, costanti logiche, moduli, wires/buses, data types, parallel programming vs. sequential programming, continuous assignment. Implementazione di una semplice porta NOT mediante il linguaggio Verilog.
  
  
• Simulazione HDL della porta logica NOT mediante l'utilizzo di un modulo Verilog testbench. Codice sintetizzabile vs. non sintetizzabile. Descrizione dettagliata del flusso di simulazione in ambiente Xilinx Vivado: compilazione dei sorgenti (xvlog/xvhdl), elaborazione (xelab) ed esecuzione della snapshot (xsim) da riga di comando. Debug dei risultati di simulazione utilizzando l'ambiente grafico del simulatore XSim (probing delle waveforms digitali). Introduzione al linguaggio Tcl e agli scripts per automatizzare l'esecuzione del flusso di XSim. Introduzione all'utilizzo del GNU Makefile per automatizzare da riga di comando il flusso complessivo di simulazione (compilazione/elaborazione/esecuzione).
  
  
• Introduzione a nuovi costrutti del linguaggio Verilog: packed arrays, endianess, slicing, concatenation, sistemi di numerazione (base-2, base-8, base-10, base-16), ripasso sui codici binari. Il problema del type casting in Verilog. Ulteriori data types: integer, real, time e realtime. Implementazione e simulazione mediante Verilog e Xilinx Vivado degli operatori logici fondamentali dell'algebra booleana (AND, NAND, OR, NOR, XOR, XNOR). Prima introduzione alla realizzazione di contatori in Verilog.
  
  
• Implementazione alternativa delle porte logiche fondamentali mediante Verilog gates primitives. Verilog strutturale. Ulteriori nozioni sull'utilizzo dell'ambiente grafico di simulazione di XSim. Breve approfondimento sul funzionamento e utilizzo di Git come versioning tool. Organizzazione della cartella di lavoro. Implementazione e simulazione in Verilog mediante diversi possibili coding styles per un semplice blocco combinatorio quale un multiplexer 2:1 (Verilog behavioral, logic equation, strutturale). Costrutti if/else e case, Verilog macros. Clock generator parametrizzabile. Esecuzione del flusso di simulazione mediante scripts Tcl e Makefile, relaunch della simulazione. Implementazione e simulazione di un semplice decoder one-hot mediante for-loop in Verilog.
  
  
• Introduzione ai dispositivi di tipo FPGA: evoluzione storica delle logiche programmabile (PLD, CPLD). ASIC vs. FPGA, vantaggi e svantaggi. FPGA vendors, principali soluzioni software e hardware disponibili sul mercato. Xilinx vs. Altera. Xilinx 7-series devices resources. Esempi di schede FPGA largamente utilizzate per acquisizioni di Fisica. Introduzione al flusso di implementazione FPGA in ambiente Xilinx Vivado e discussione dei dettagli architetturali interni: fabric, interconnessioni programmabili, logic-cells, LUT, slices, CLB. Implementazione pratica di un semplice circuito combinatorio utilizzando il flusso di Xilinx Vivado in project-mode e GUI mode. Introduzione all'utilizzo degli Xilinx Design Constraints: sintassi base, electrical constraints, physical constraints per il port-mapping tra codice HDL e pin fisici su FPGA, prima introduzione ai timing constraints per circuiti puramente combinatori (set_max_delay, set_false_path, set_disable_timing). Generazione del bitstream. Discussione dettagliata architettura interna FPGA Xilinx: clock distribution, BEL, LUT, registri, fast carry-chain, slices, CLBs, I/O blocks programmabili, BRAM, DSP, XADC).
  
  
• Introduzione all'implementazione e simulazione dei circuiti sequenziali in Verilog: D-latch e D-FlipFlop, reset sincrono vs. asincrono, reset styles. Implementazione e simulazione di contatori asincroni vs. sincroni usando codice Verilog strutturale. Implementazione comportamentale. Introduzione alla simulazione gate-level con back-annotation dei tempi di propagazione: export della netlist Verilog post-sintesi/post-routing, definizione di tempo di ritardo, cell-delay vs. net delay, back-annotation dei tempi di ritardo mediante Standard Delay Format (SDF) file, process corners. Implementazione e simulazione di un contatore Binary-Coded Decimal (BCD) di dimensione programmabile in Verilog mediante utilizzo del costrutto generate for-loop.
  
  
• Introduzione al problema della temporizzazione nei sistemi digitali sincroni e alla gestione del segnale di clock, good vs. bad clocking techniques, setup/hold constraints, FlipFlop con clock-enable e slow-down della logica mediante utilizzo di "tickers". Introduzione all'utilizzo del Phase-Locked Loop (PLL): il problema della moltiplicazione e divisione di un segnale di clock, diagramma a blocchi di un PLL circuit, principio di funzionamento, jitter filtering e phase alignment. Introduzione all'utilizzo del flusso di progettazione utilizzando IP cores in ambiente Xilinx Vivado (IP catalog), compilazione di un blocco di tipo PLL mediante il Clocking Wizard.
  
  
• Esempio di utilizzo del Clocking Wizard nel codice Verilog. Utilizzo della flag PLL "locked" come ulteriore condizione di reset per la logica interna. Introduzione alla Static Timing Analysis (STA) e ai Synopsys Design Constraints (SDC) industry-standard per la timing analysis: timing paths (reg2reg, in2reg, reg2out, in2out) e relativi comandi Tcl (create_clock, set_input_delay, set_output_delay, set_max_delay). Timing exceptions (set_false_path, set_disable_timing). Timing analysis results: Total Negative Slack (TNS), Worst Negative Slack (WNS), Total Hold Slack (THS) e Worst Hold Slack (WHS). Esecuzione interattiva del flusso di implementazione FPGA in Non Project Mode mediante utilizzo di scripts Tcl e Makefile.
  
  
• Pulse Width Modulation (PWM). Implementazione e simulazione di un generatore di numeri pseudo-casuali utilizzando un Linear Feedback Shift Register (LFSR). Esempi pratici di utilizzo (eye diagram). Generazione di numeri pseudo-casuali distribuiti secondo una distribuzione normale mediante il teorema del limite centrale, confronto tra valori generati hardware e MonteCarlo software.
  
  
• Introduzione alle memorie. Implementazione e simulazione di una ROM in Verilog, packed vs, unpacked arrays, esempio di inizializzazione con valori campionati delle funzioni seno/coseno. Introduzione all'utilizzo dei "synthesis pragmas" (attributes) per guidare la generazione dell'hardware, possibili implementazioni di una ROM su FPGA (distributed vs. BRAM). Verifica dei risultati di sintesi. Compilazione di una ROM come IP core.
  
  
• Principio di funzionamento di una memoria di tipo First-In First-Out (FIFO): diagramma a blocchi, puntatori di scrittura/lettura, condizioni di FIFO-full e FIFO-empty, buffer circolare vs. freezing. Applicazioni in Fisica per la de-randomizzazione di eventi poissoniani con distribuzione esponenziale dei tempi di arrivo. Simulazione del funzionamento di una FIFO compilata in forma di IP core.
  
  
• Introduzione alla serializzazione dati: protocolli seriali, classificazione (sincroni vs. asincroni) ed esempi (UART, SPI, I2C, JTAG, Ethernet/USB). Implementazione e simulazione di un registro a scorrimento di tipo Parallel-In Serial-Out (PISO) in Verilog. Il protocollo seriale di tipo Universal Asynchronous Receiver/Transmitter (UART), baud-rate, error-checking.
  
  
• Implementazione e simulazione di Finite States machines (FSM) in Verilog. Macchine di Mealy vs. macchine di Moore, FSM coding styles in Verilog. Esempi: sequence detector, implementazione semplificata e simulazione di un transmitter UART mediante macchina a stati finiti.